Scrittore HDL abete Air HDL Writer è l'utensile di automazione del design elettronico utilizzato per generare il livello di trasferimento del registro di verifica sintetizzabile di testo chiaro
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creare testo Automazione della progettazione elettronica Genera testo chiaro. Filtro abete EDA.

Scrittore HDL abete Descrizione

FIR HDL Writer è strumento Electronic Design Automation utilizzato per generare testo in chiaro sintetizzabile Verilog Register Transfer Level FIR HDL Writer è Electronic Design Automation (EDA) strumento utilizzato per generare il codice chiaro sintetizzabile Verilog Transfer Register Level (RTL) per rendere filtri FIR e testbenches. Opzioni di progettazione includono set di coefficienti, canali multipli, e le specifiche di utilizzo delle risorse (per FPGA) .I disegni sono completamente sincrono e registrato per offrire frequenze di clock massima. frequenze di clock superiori a 300 Mhz sono stati misurati sui dispositivi Stratix e Virtex (utilizzando Quartus e ISE di sintesi e di luogo e il percorso strumenti) .Dal verifica ha dimostrato di essere il momento compito che richiede, lo scrittore FIR HDL crea un autocontrollo banco di prova per impulso, passo, e le risposte casuali, attraverso canali multipli e coefficiente sets.Since il codice generato è chiaro Verilog, è possibile migrare il progetto a diverse famiglie di dispositivi, fornitori, o anche a una a una specifica applicazione Integrated Circuit (ASIC). Prendi il controllo di nuovo dei vostri disegni con il codice sorgente di testo RTL chiaro! Alcuni moderni strumenti di FIR HDL hanno preso via il vostro controllo, limitando le opzioni, e consumare le risorse indesiderate. Ad esempio, la maggior parte degli strumenti che creano filtri FIR per FPGA hanno crescita bit galoppante, spesso producendo risultati superiori a 64 bit solo per essere arrotondati in uscita in uscita sino a 16 bit. I progettisti devono spesso affrontare la scelta di usare (e pagare) bit extra nella produzione, o scrivere il proprio filtro. Lo scrittore FIR HDL consente di limitare la crescita di larghezza poco a consentendo di precisione limite al moltiplicatore, così come la finale Writer output.The FIR HDL crea un file di disegno di testo RTL chiara, e una chiara banco di prova di testo RTL. Anche in questo caso, la maggior parte degli strumenti di usare sia criptati codice, o creare il livello porta vicino code.The generato il codice Verilog RTL è chiaro leggibile. L'accesso a chiare testo RTL sorgente ti cala nei panni del vostro codice. Poiché i file testbench e design sono chiaro simulazione Verilog, RTL è estremamente fast.The autocontrollo Verilog testbench fornisce un impulso, passo, e stimolo casuale (attraverso uno o più canali), e controlla contro risultati ROM pre-calcolate. Dopo che tutti i test sono stati completati, se si verificano errori, quindi viene visualizzato il messaggio di tutti i test PASSED.Limitations: · 15 giorni di prova

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