Icarus Verilog. Strumento di simulazione e sintesi di Verilog
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Icarus Verilog. Classifica e riepilogo

Icarus Verilog. Tag

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Icarus Verilog. Descrizione

Simulazione di Verilog e strumento di sintesi Icarus Verilog è uno strumento di simulazione e sintesi di Verilog. Funziona come un compilatore, compilare il codice sorgente scritto in Verilog (IEEE-1364) in un formato di destinazione. Per la simulazione batch, il compilatore può generare una forma intermedia chiamata assembly VVP. Questo modulo intermedio viene eseguito dal comando `` vvp ''. Per la sintesi, il compilatore genera netlist nel formato desiderato. Il compilatore è destinato a elaborare e analizzare le descrizioni di progettazione scritte allo standard IEEE IEEE STD 1364-2001. Lo standard corretto è stato rilasciato verso la metà dell'anno 2001, anche se in una forma elettronica piuttosto costosa. Questo è uno standard abbastanza grande e complesso, quindi ci vorrà del tempo per arrivarci, ma questo è l'obiettivo. Nota: Icarus Verilog è un lavoro in corso, e dal momento che lo standard linguistico non è ancora in piedi, probabilmente lo sarà sempre.

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