| Verilog Listente. Modulo / Design del Verilog appiattizzato, istanze appiattire / gerarchie |
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Verilog Listente. Classifica e riepilogo
- Nome editore:
- Kanai Lal Ghosh
- Sistemi operativi:
- Windows All
- Dimensione del file:
- 21 MB
Verilog Listente. Tag
Verilog Listente. Descrizione
Verilog Flatting è stato progettato come un'utilità basata su Java e accessibile che prende tutti i file RTL di Verilog insieme al nome del modulo Verilog Top e attraversa l'intera gerarchia a partire dall'alto. Rimuove ciascuna delle istanze tirando questa funzionalità nel modulo superiore. Si prega di notare che supporta principalmente i costrutti verylog sintetizzabili.
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