myhdl. Python come linguaggio di descrizione hardware
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Python come linguaggio di descrizione dell'hardware MyHDL è un pacchetto Python open source che ti consente di andare da Python a Silicon. Può aiutarti a utilizzare Python come linguaggio di descrizione e verifica dell'hardware.Furthermore, è possibile convertire automaticamente il codice MyHDL orientato all'impianto su Verilog e VHDL automaticamente e portarlo a un'implementazione di silicio da lì. Il potere e la chiarezza di MoDelingpython rendono MyHDL una soluzione ideale per la modellazione di alto livello. Python è famoso per aver abilitato soluzioni eleganti a problemi di modellazione complesse. Inoltre, Python è eccezionale per lo sviluppo e la sperimentazione dell'applicazione rapida. L'idea della chiave dietro a MyHDL è l'uso di generatori Python per modellare la concorrenza hardware. I generatori sono meglio descritti come funzioni ripresentabili. I generatori MyHDL sono simili ai blocchi sempre in Verilog e i processi in VHDL.A Modulo hardware è modellato come funzione che restituisce i generatori. Questo approccio lo rende semplice supportare caratteristiche come gerarchia arbitraria, nominata associazione portuale, array di istanze e istanziazione condizionale. Inoltre, MyHDL fornisce classi che implementano i concetti di descrizione hardware tradizionali. Fornisce una classe di segnale per supportare la comunicazione tra i generatori, una classe per supportare le operazioni orientate al bit e una classe per i tipi di enumerazione.simolazione e verifica del simulatore incorporato viene eseguito sopra l'interprete Python. Supporta la visualizzazione della forma d'onda mediante tracciare le modifiche del segnale in un file VCD. Con MyHDL, il quadro di test dell'unità Python può essere utilizzato sui disegni hardware. Sebbene il test unitario sia una moderna tecnica di verifica del software moderno, è ancora raro nel Design Hardware World.MyHDL può essere utilizzato anche come lingua di verifica dell'hardware per i progetti di Verilog, con la co-simulazione con i simulatori HDL tradizionali.Conversion a Verilog e VHDLSubject ad alcuni Limitazioni, i disegni MyHDL possono essere convertiti in Verilog o VHDL. Ciò fornisce un percorso in un flusso di design tradizionale, inclusa la sintesi e l'implementazione. Tuttavia, il sottoinsieme convertibile è molto più largo del sottoinsieme di sintesi standard e include funzionalità che possono essere utilizzate per modellazione e banchi di prova di alto livello. Il convertitore funziona su un design istanziale che è stato completamente elaborato. Di conseguenza, la struttura del design originale può essere complessa arbitrariamente. Inoltre, le limitazioni di conversione si applicano solo al codice all'interno dei generatori. Generatori esterni, la potenza completa di Python può essere utilizzata senza compromettere la convertibilità. Infinalmente, il convertitore automatizza direttamente un numero di attività difficili da verificare in Verilog o VHDL direttamente. Una caratteristica notevole è la gestione automatizzata di problemi aritmetici firmati. Requisiti: · Python.

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